Предыдущая
Следующая

2. Основные сведения о VHDL

2.1. Список зарезервированных слов в VHDL

Каждый объект, создаваемый при описании схемы на VHDL, имеет свое имя, которое ему придумывает разработчик. В этой задаче основным правилом является запрет на использование зарезервированных слов, то есть слов, которые являются частью языка VHDL, а, следовательно, использование этих же слов для именования объектов может вызвать неоднозначное поведение инструментов анализа и синтеза схем вплоть до ошибок компиляции, из текстовых описаний которых очень трудно понять в чем же дело. НЕ ИСПОЛЬЗУЙТЕ эти слова для именования объектов в описании схемы.

Согласно стандарту языка VHDL STD 1076-2008 зарезервированы следующие слова:

abs access after alias all
and architecture      array assert assume
assume_guarantee      attribute begin block body
buffer bus case component      configuration
constant context cover default disconnect
downto else elsif end entity
exit fairness file for force
function generate generic group guarded
if impure in inertial inout
is label library linkage literal
loop map mod nand new
next nor not null of
on open or others out
package parameter port postponed procedure
process property protected pure range
record register reject release rem
report restrict restrict_guarantee return rol
ror select sequence severity signal
shared sla sll sra srl
strong subtype then to transport
type unaffected units until use
variable vmode vprop vunit wait
when while with xnor xor


Предыдущая
Следующая